明德扬论坛

 找回密码
 立即注册

QQ登录

只需一步,快速开始

微信扫一扫,快捷登录!

查看: 59790|回复: 1

JESD204B协议

[复制链接]
发表于 2019-9-30 09:31:52 | 显示全部楼层 |阅读模式

马上注册,看完整文章,学更多FPGA知识。

您需要 登录 才可以下载或查看,没有帐号?立即注册

x
JESD204B协议           

        当我们在使用最新模数转换器(ADC)和数模转换器(DAC)设计系统时,就已经知道了很多有关JESD204B接口标准的信息,这些器件使用该协议与FPGA通信。有一个没有深入讨论的主题就是解决ADC至FPGA 和FPGA 至DAC链路问题的协议部分,这两种链路本来就是相同的TX 至RX系统。作为一名应用工程师,所需要的就是了解其中的细微差别,这样才能充分利用JESD204B通过现有LVDS和CMOS接口提供的优势。


有了JESD204B之后,我们就无需再:

● 使用数据接口时钟(嵌入在比特流中)

● 担心信道偏移(信道对齐可修复该问题)

● 使用大量I/O(高速串行解串器实现高吞吐量)

● 担心用于同步多种IC的复杂方法(子类1 和2)



让我们来考虑一种由ADC 等数字源向FPGA发送数字数据的简单情况。在正确发送或接收数据之前,有几件事必须要做,如下图所示以及下文所说明的那样。




图 . JESD204B 协议状态图



        1. 代码组同步 (CGS) — 不需要接口时钟,因此 RX 必须将其数位及字边界与 TX 串行输出对齐。RX 可向 TX 发送 SYNC 请求,让其通过所有信道发送一个已知的重复比特序列,本例中每字符每 K 是 K28.5。确切的字符比特序列可在标准中找到。RX 将移动每个信道上的比特数据,直到找到 4 个连续的 K28.5 字符为止。这时,它不仅将知道比特及字边界,而且已经实现了 CGS。随后,它会取消对 SYNC 的断言,而 TX 和 RX 则都会进入下一个状态:初始信道对齐序列 (ILAS)。

        2. ILAS — JESD204B 协议的一个良好特性可实现通过 RX 模块中的一些 FIFO/缓冲器吸收信道偏移。在实现 CGS 后,TX 可在每个信道上发送已知的字符帧集合,称为信道对齐序列(以每字符每 R K28.0 开始,以每字符每 A K28.3 结束)。收到对齐序列后,RX 会对数据进行 FIFO 缓冲,直到所有信道都收到完整的对齐序列。由于已经知道了整个序列,因此信道随后可重新对齐,这样每个信道上的任何信道偏移都可通过 FIFO 存储器吸收,而且,信道随后还可在相同的时间点、在 RX 模块内释放该数据。这可缓解为串行解串器信道提供匹配布局的需求,因为信道偏移可通过 FIFO 存储器吸收。

        3. 用户数据 — 在代码组同步及信道对齐后,就可正确接收用户数据。如果在该最后状态时用户数据无效,则需要重新启动本过程,RX 会发送一个 SYNC 请求重新开始该过程。



        在使用新技术时可能会让人无从下手,如果您正在考虑下个项目中使用到该接口,希望我对JESD204B接口协议的简单介绍能帮助您缓解这种不适。



JESD204B-应用指南.pdf (15.77 MB, 下载次数: 55, 售价: 1 金币)




上一篇:什么是JED204B(简介)?
下一篇:JESD204B采集卡项目上板教程
FPGA视频课程  培训班 FPGA学习资料
吴老师 18022857217(微信同号) Q1241003385

2

主题

7

帖子

93

积分

注册会员

Rank: 2

积分
93
发表于 2020-12-24 10:11:19 | 显示全部楼层
JESD204B协议
您需要登录后才可以回帖 登录 | 立即注册

本版积分规则


QQ|手机版|小黑屋|MDYBBS ( 粤ICP备16061416号-1

GMT+8, 2021-1-17 20:23 , Processed in 0.518426 second(s), 18 queries , File On.

Powered by Discuz! X3.4

本论坛由广州健飞通信有限公司所有

© 2001-2019 Comsenz Inc.

快速回复 返回顶部 返回列表